超大规模集成电路设计 (朱恩 教授)
发布人: 管理员    发布时间: 2008-06-02    浏览次数: 49

超大规模集成电路设计 (朱恩教授)

  

VLSI设计》考试时间:2008-6-15下午2:00-4:00

地点:礼东201,202

  

VLSI设计》复习提纲

第一章 VLSI概述

1VLSI设计的基本概念、一般方法和主要问题;

2VLSI设计的主要方法和设计流程;

3.设计综合的一般问题;

4.设计工具分类;

5SOC的概念;

6SOC的设计流程,与以往的VLSI设计流程的区别;

7SOC所涉及的新技术;

8. 思考题

第二章硬件描述语言Verilog

1. Verilog语言的基本结构

2. Verilog的几种构造形式

3. Verilog的常用语句设计基本单元电路的方法

4. Verilog编程常见错误的识别和修改。

5.利用Verilog设计简单的组合和时序电路。

6.简述ModelSim的仿真流程。

7. 思考题

第三章硬件描述语言VHDL

1. VHDL语言的基本结构;

2. VHDL的几种构造形式;

3. VHDL的基本语句设计基本单元电路的方法;

4. VHDL编程常见错误的识别和修改;

5.利用VHDL设计简单的组合和时序电路。

6. 思考题

第四章可编程逻辑器件

1. 可编程逻辑器件的分类

2. GA基本结构

3. PLD的基本结构和分类

4. FPGA的基本结构和部件的基本工作原理

5. PLD的开发流程

6. 简述Quartus II的开发流程

7. 思考题

第五章逻辑综合

1. 逻辑综合的基本任务

2. 逻辑综合的主要阶段

3. 组合逻辑综合的基本理论工具

4. 从逻辑综合的角度研究Verilog的基本语句和对应的电路结构

5. 采用逻辑综合软件处理电路描述的结果网表的形式特征。

6. synopsys DC进行综合的一般流程和输入数据类型。

7. 思考题

第六章自动布局布线

1. 自动布局布线的处理流程和各个步骤的主要工作

2. Apollo软件的主要特点

3. Apollo的数据输入形式和分类。

4. 简述Apollo进行布局布线的基本流程。

5. 思考题

附:第3章在印刷时漏掉的思考题

1)下面表中是两段程序,请按表中要求回答问题。

要求:写出下列构造的实体说明,假设构造中的所有信号是端口。

要求:标出下列代码中的出错情况。

architecture we of exercise2 is

begin

mapper:

process(addr) begin

shadow_ram_sel<=’0’;

sram_sel <= ‘0’;

if addr >= x”0100” and addr<x”4000” then

  shadow_ram_sel <= ‘1’;

elsif addr >= x”8000” and

addr <x”c000” then

 sram_sel <=’1’;

end if;

promsel <=’0’;

if mem_mapped = ‘0’ and bootup then

        prom_sel   <=’1’;

end if;

end process mapper;

mem_mapped <= shadow_ram_sel

or sram_sel;

end we;

entity 4to1_mux port(

   signal   a,b,c,d:std_logic_vectors(3 downto 0);

   select:in   std_logic_vector(1 downto 0);

   x: out bit_vector(3   downto 0);

end;

architecture of 4to1_mux

begin

p1:process begin

if select=’00’ then

       x<=a;

elsif select=’10’

       x<=b;

elsif select=’11’

     x<=c;

else

       x<=d;

end if;

end process;

end 4to1_mux;

2) 设计一个4位同比较器的VDHL程序,并进行仿真。

3) 设计一个内存控制器的VHDL程序,并进行仿真。

4) 利用单进程结构设计一个有限状态机的VHDL程序,并进行仿真,状态机状态数

设为4个;利用双进程结构重新设计这个有限状态机。

5) 设计一个4位的先进先出(FIFO)缓冲器VHDL程序,并进行仿真。

6) 试用D触发器设计一个32位寄存器单元,寄存器单元有由一个共用的输出使能

控制的三态输出。输入:clk,register_enable,out_enable,data[31:0];输出:q[31:0]

7) 所有进程都需要敏感表吗?你能否说明一个没有敏感表的时钟进程?

8) 利用CISC体系结构思想设计一个4位的算术运算单元ALU的基本指令集,针对

这个指令集,尝试用VHDL语言设计这个ALU的程序,并进行编译和仿真。

9) 利用RISC体系结构思想设计一个4位的算术运算单元ALU的基本指令集,针

对这个指令集,尝试用VHDL语言设计这个ALU的程序,并进行编译和仿真。

  

最后祝大家考试顺利,取得优异成绩!